Descrição
Projetos de hardware RTL podem ser sintetizados e transformados em um fluxo aberto de comandos. Ele é usado por desenvolvedores de FPGA e design digital para processar Verilog e arquivos relacionados em formas prontas para implementação.
FICHA · AUR
yosys-git
Framework para síntese RTL
- Ferramenta de build
- Linha de comando
- Desenvolvimento
- Abre direto
- Roda no terminal
codex · reviewed · 5 de jun. de 2026 descrição em
pt-br · fallback Como rodar
yosys
Comandos: yosys
Permissões
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