Descrição
Compila designs de hardware Verilog e SystemVerilog em modelos rápidos de simulação. É útil para desenvolvedores de hardware que verificam lógica digital, executam testbenches e integram checagens HDL ao CI.
É uma ferramenta de design de hardware para terminal. Simulação não prova correção de hardware por si só, então cobertura de testes e revisão das saídas geradas continuam importantes.