Descrição
Projetos HDL podem rodar testes unitários estruturados para designs VHDL e SystemVerilog. Este framework ajuda desenvolvedores de hardware a organizar test benches, simulações e fluxos de verificação por ferramentas conduzidas por Python.
Ele roda por comandos de desenvolvimento e pode invocar simuladores HDL configurados pelo projeto. Saídas de teste dependem da disponibilidade do simulador, dos arquivos fonte e das configurações de build.