Descrição
Sintetiza e transforma projetos RTL para fluxos de lógica digital. É útil para engenheiros de hardware, desenvolvedores FPGA, pesquisadores e fluxos EDA livres que precisam processar Verilog e formatos relacionados de projeto.
Os resultados de síntese dependem de restrições, tecnologia de destino, verificação e ferramentas posteriores de posicionamento e roteamento. Uma execução bem-sucedida não substitui simulação, análise de temporização ou validação na placa.