Descrição
Layouts e esquemas de circuitos integrados podem ser comparados por verificação LVS de netlists e conversão de formatos. É útil em fluxos de eletrônica e VLSI nos quais projetistas precisam confiar que o layout físico corresponde ao circuito planejado.
É uma ferramenta especializada de engenharia. Configuração incorreta ou formatos incompatíveis podem gerar resultados enganosos, então as checagens devem fazer parte de um processo mais amplo de verificação de projeto.