Descrição
Gera código a partir de modelos VERILOG-A(MS) para fluxos de projeto eletrônico e simulação. Ajuda engenheiros e pesquisadores a transformar descrições de modelos analógicos ou de sinais mistos em arquivos utilizáveis por simuladores ou toolchains compatíveis.
É uma ferramenta de desenvolvimento especializada. Resultados corretos dependem de modelos válidos, alvos de simulação compatíveis e revisão do código gerado antes de uso em decisões de engenharia.